IC-Chip-Prozess

Der Verarbeitungsprozess integrierter Schaltkreischips vom Polysilizium bis zum fertigen Produkt ist ein systematisches Projekt, das Materialwissenschaft, Präzisionsmechanik, Chemieingenieurwesen und Mikroelektroniktechnologie integriert, und die Präzision und Komplexität seines Front-End-Prozesses bestimmen direkt die Obergrenze der Leistung und des Ertragsniveaus des Chips.

Der Back-{0}}Prozess von integrierten Schaltkreischips konzentriert sich auf die Verpackung, die Verbindung der Front-{1}Waferherstellung und Terminalanwendungen. Seine Präzision und Zuverlässigkeit wirken sich direkt auf die elektrische Leistung, die Wärmemanagementeigenschaften und die Langzeitstabilität des Chips aus.

Dieser Artikel wird wie folgt beschrieben:

Front--Prozess des integrierten Schaltkreischips

Back--Prozess des integrierten Schaltkreischips

Integrierte Schaltkreis-Chip-Front-{0}}-Prozesstechnologie

Wafer-Herstellungsprozess

Als Eckpfeiler der Waferherstellung beginnt sie mit dem Einkristallwachstum. - Das Direktzugverfahren realisiert das gerichtete Wachstum von Siliziumeinkristallen durch Anheben des Impfkristalls und Temperaturgradientenkontrolle, während das Suspensionszonenschmelzverfahren auf Hochfrequenz-Induktionserwärmung und Schmelzzonenbewegung beruht, um eine Kristallreinigung ohne Tiegelverschmutzung zu erreichen, was zusammen die Integrität und Dotierungsgleichmäßigkeit des Grundmaterials gewährleistet Gitter des Wafers.

Nachdem der Barren durch Innenkreisschneiden oder Drahtschneiden in ein dünnes Blech geschnitten wurde, ist es notwendig, durch chemisch-mechanisches Polieren (CMP) eine nanoskalige Oberflächenebenheit zu erreichen, die den synergistischen Effekt von chemischer Korrosion und mechanischem Schleifen kombiniert, um die Oberflächenschadensschicht zu entfernen und Defekte unter der Oberfläche zu vermeiden und schließlich nach der Reinigung mit Reinstwasser und der Partikelerkennung ein Substratmaterial für den Entwurf integrierter Schaltkreise zu bilden.

Thermischer Prozess

Der thermische Prozess durchläuft mehrere Stufen der Wafer-Vorbereitung, die thermische Oxidation bildet eine Silikat-Isolierschicht auf der Siliziumoberfläche durch den Trockensauerstoff-/Nasssauerstoff-Prozess, wobei die Trockensauerstoffoxidationsrate zwar langsam ist, aber eine ausgezeichnete Kompaktheit aufweist, und die Nasssauerstoffoxidation erreicht eine schnelle Filmbildung durch Wasserdampfkatalyse, die beide ihren eigenen Schwerpunkt bei der Herstellung dielektrischer Filme haben. Der Diffusionsprozess wurde früher zur Dotierung von Verunreinigungen verwendet, war jedoch durch seitliche Diffusion und Kontrolle des Konzentrationsgradienten begrenzt und wird heute größtenteils durch Ionenimplantation ersetzt, die die In-situ-Einführung von Dotierstoffen durch präzise Injektion hochenergetischer Ionenstrahlen ermöglicht, was die Vorteile einer niedrigen Temperatur, eines flachen Übergangs und einer großflächigen Gleichmäßigkeit bietet und dies erreichen kann Doppeleffekte der Verunreinigungsaktivierung und Defektreparatur durch schnelles thermisches Ausheilen (RTA).

Lithographieverfahren

Als Herzstück der Grafikübertragung drehte sich die technologische Entwicklung der Lithographie immer um die Verbesserung der Auflösung und die Optimierung der Ausrichtungsgenauigkeit.

Die Projektionslithographie erreicht eine genaue Reproduktion der Subwellenlängengröße durch schrittweises Scannen und kombiniert Immersionsflüssigkeits- und Phasenverschiebungsmaskentechnologie, um die Grenze der optischen Beugung zu durchbrechen. Die Elektronenstrahllithographie nimmt mit ihrer maskenfreien Direktschreibfähigkeit einen Platz in der Maskenplattenvorbereitung und der Kleinserienproduktion ein. Das Fotolacksystem hat sich von einem traditionellen Positiv-/Negativklebstoff zu einem chemischen Verstärkungsklebstoff entwickelt. Seine Lichtempfindlichkeitsgeschwindigkeit und Linienbreitenrauheit werden kontinuierlich optimiert. Die Resisthärtung nach dem Backprozess gewährleistet die stabile Übertragung des Musters beim anschließenden Ätzen.

Ätzverfahren

Der Ätzprozess ist in zwei Wege unterteilt: Trocken- und Nassätzen. Beim Trockenätzen wird Plasma als Medium verwendet, um durch physikalischen Beschuss und chemische Reaktion ein anisotropes Ätzen zu erreichen, was erhebliche Vorteile bei der tiefen Rillenstruktur und dem Muster mit hohem Seitenverhältnis bietet. Beim Nassätzen kommt es auf die selektive Korrosionsfähigkeit chemischer Lösungen an, um ein Gleichgewicht zwischen Kosten und Effizienz bei der spezifischen Materialentfernung aufrechtzuerhalten.

Ionenimplantationsprozess und Dünnschichtabscheidungsprozess

Die Dotierungsgenauigkeit des Ionenimplantationsprozesses und die Stufenabdeckungsfähigkeit des Dünnschichtabscheidungsprozesses unterstützen gemeinsam die Bildung von Schlüsselstrukturen wie Polysilizium-Gates, Metallverbindungen und dielektrischer Isolierung. - Die physikalische Gasphasenabscheidung (PVD) realisiert die dichte Abscheidung von Metallfilmen durch Vakuumverdampfung oder Magnetronsputtern und chemische Gasphasenabscheidung (CVD) beruht auf Dampfphasenreaktionen, um gleichmäßige Filme auf komplexen Oberflächen zu bilden.

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Unter anderem zeigt die Atomlagenabscheidung (ALD) aufgrund ihres selbstbegrenzenden Reaktionsmechanismus unersetzliche Vorteile bei der Kontrolle der Filmdicke im Nanomaßstab und der dreidimensionalen Strukturabdeckung.

Chemisch-mechanischer Polierprozess

Chemisch-mechanisches Polieren (CMP) spielt eine Schlüsselrolle bei der globalen Glättung mehrschichtiger Verbindungen und dreidimensionaler Integration. Sein dynamisches Gleichgewicht zwischen chemischer Korrosion und mechanischem Schleifen sorgt nicht nur für keine Oberflächenbeschädigung, sondern ermöglicht auch die präzise Ausdünnung von Zwischenschichtmedien. In den letzten Jahren haben die Entwicklung fortschrittlicher Verpackungstechnologie und heterogener Integration, Verpackung auf Waferebene, TSV (ThroughSilicon Via) und Hybridbondingverfahren höhere Anforderungen an den Frontendprozess - die groß angelegte Anwendung der extremen Ultraviolett-Lithographie gestellt (EUV), die Prozessoptimierung von High-k/Metall-Gates und die potenziellen Anwendungen zwei-dimensionaler Materialien (wie Graphen und Übergangsmetallsulfide) treiben die Technologie zur Herstellung integrierter Schaltkreise zu höherer Präzision voran. Die Richtung eines geringeren Stromverbrauchs und stärkerer Funktionen entwickelt sich weiter und bildet eine vollständige -Kette der Innovationsökologie von Materialien bis hin zu Geräten Prozesse zu Systemen.

Back-{0}}Chip-Back-End-Prozesstechnologie für integrierte Schaltkreise

Der Verpackungsprozess beginnt mit dem Wafer-Dicing – der Aufteilung des gesamten Wafers in einzelne Wafer durch hochpräzises Diamant-Schneidrad oder Laserschneiden, was eine strenge Kontrolle der Schnittgeschwindigkeit und der Kühlbedingungen erfordert, um Kantenabsplitterungen oder Mikrorisse zu vermeiden.

Beim Wafer-Platzierungsprozess wird ein Klebstoff mit hoher Wärmeleitfähigkeit oder eine gesinterte Silberpaste verwendet, um den Wafer mit dem Leiterrahmen oder dem Substrat zu verbinden, um sicherzustellen, dass der Wärmeausdehnungskoeffizient übereinstimmt, um das Risiko eines Ausfalls durch thermische Belastung zu verringern. Der Bondprozess muss die Lichtbogenhöhe, die Bondstärke und den Kontaktwiderstand berücksichtigen, um die Impedanzkontrollanforderungen der Hochfrequenzsignalübertragung zu erfüllen.

Die Wahl der Verpackungshülle variiert erheblich je nach Anwendungsszenario: Herkömmliche Kunststoffverpackungen wie DIP und QFP werden aufgrund ihrer Kostenvorteile immer noch häufig in der Unterhaltungselektronik verwendet, während Keramikverpackungen und Metallverpackungen aufgrund ihrer Vorteile in Bezug auf Luftdichtheit und Wärmeableitung in Bereichen mit hoher{0}Zuverlässigkeit wie Luft- und Raumfahrt und Automobilelektronik eingesetzt werden. In den letzten Jahren haben sich fortschrittliche Verpackungstechnologien wie Wafer-Level Packaging (WLP), Fan-Out-Verpackung (Fan-Out), System-in-Package (SiP) und 3D Stacked Packaging (3D IC) rasant entwickelt und eine höhere Integration und kürzere Verbindungen erreicht Pfade durch Chip-Flip-Chip-, Through-Silicon Via (TSV)- und Rewiring Layer (RDL)-Technologien, wodurch die physikalischen Grenzen des Mooreschen Gesetzes effektiv durchbrochen werden. Beispielsweise realisiert 2,5D/3D-Packaging eine heterogene Multi-Chip-Integration durch Silizium-Interposer und zeigt eine deutliche Leistungsverbesserung in den Bereichen KI-Chips und Hochleistungsrechnen. Das Fan-Out-Gehäuse optimiert die Pin-Verteilung durch Neuformung des Chip-Layouts, um die E/A-Dichte und die Wärmeableitungseffizienz zu verbessern.

Inspektionsgeräte durchlaufen den gesamten Prozess der Chipherstellung und sind das zentrale Werkzeug zur Gewährleistung von Ertrag und Zuverlässigkeit. Frontend-Inspektionsgeräte wie Ellipsometer überwachen die Qualität der Lithographie und Filmabscheidung durch Messung der Filmdicke und des Brechungsindex, Rasterkraftmikroskopie (AFM) charakterisiert Oberflächenrauheit und Defektgröße mit atomarer Auflösung und Rasterelektronenmikroskopie (REM) dient zur Beobachtung von Ätzprofilen und Ionenimplantationsschäden. In der Back-End-Testausrüstung vervollständigt die Testmaschine die Überprüfung der Chipfunktion und die Parameterprüfung mithilfe der präzisen Strom- und Spannungsquelle und des Algorithmusmodells. Die Sortiermaschine und die Sondenstation arbeiten zusammen, um automatische Hochgeschwindigkeitstests und eine gute Produktprüfung zu erreichen. Mit der Entwicklung von KI und Big-Data-Technologie ersetzen intelligente Inspektionssysteme nach und nach die traditionelle manuelle Interpretation und realisieren eine automatische Fehlerklassifizierung und Ertragsvorhersage durch maschinelle Lernalgorithmen, wodurch die Erkennungseffizienz und -genauigkeit erheblich verbessert wird. Darüber hinaus erweitern neue Technologien wie die kohärente Detektionsmikroskopie und die Terahertz-Bildgebung die Grenzen der NDT und bieten verfeinerte Prozessüberwachungsmethoden für fortschrittliche Verpackung und 3D-Integration.

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Basierend auf der „Zehn-{0}-Regel“ ist die frühzeitige Fehlererfassung im Inspektionsprozess zum Schlüssel zur Kostenkontrolle geworden. - Das gesamte-Ketteninspektionssystem von der Wafer-Ebene bis zur Verpackungsebene stellt in Kombination mit der doppelten Garantie von Online-Überwachung und Offline-Analyse sicher, dass Fehler in jedem Prozess rechtzeitig entdeckt und behoben werden. Da sich die Chip-Merkmalsgröße derzeit der physikalischen Grenze nähert, entwickeln sich Inspektionsgeräte in Richtung höherer Auflösung, schnellerer Geschwindigkeit und mehr Intelligenz, wie z. B. die Extrem-Ultraviolett-Lithographie (EUV) zur Unterstützung von Maskeninspektionsgeräten, ein Röntgentomographiesystem für 3D-Verpackungen und auf Deep Learning basierende Fehlererkennungsalgorithmen, die gemeinsam ein Qualitätssicherungsnetzwerk aufbauen, um zukünftige Innovationen in der Industrie für integrierte Schaltkreise zu unterstützen.