Neue Speicherarchitektur für SOCS und Multi-Chip-Systeme

Da Numem Nuram -Chips in Paketen einleitet, muss das Speicherhierarchiediagramm möglicherweise weiter aktualisiert werden.Vor dem Tauchen in den aktuellen Stand der Chips und der Multi-Chip-Systeme wird dieser Artikel kurz den aktuellen Branchenkontext überprüfen. Künstliche Intelligenz (KI) und maschinelles Lernen (ML) werden allgegenwärtig und werden die Kerntreiber der technologischen Entwicklung. Moderne Systemdesigns stützen sich auf eine Vielzahl von Verarbeitungseinheiten, darunter CPUs, GPUs, NPUs, TPUs und andere Hardwarebeschleuniger. Heutzutage werden ASICs (anwendungsspezifische integrierte Schaltungen), ASSPS (anwendungsspezifische Standardprodukte) und SOCS (System-on-A-Chips) in der Regel durch Kauf von IP-Modulen (Intellektuellen Eigentum) für häufig verwendete Funktionen von vertrauenswürdigen Drittanbietern entwickelt. Diese IP-Module können Prozessoren, Speichercontroller, Hochgeschwindigkeitsoberflächen usw. sein. Darüber hinaus entwickeln Unternehmen ihre eigenen "maßgeschneiderten" IP-Module, um ihre Produkte auf dem Markt zu unterscheiden. Diese IP -Blöcke werden als "Soft IPS" bezeichnet, da sie in einer abstrakten Form einer Registerübertragungsstufe (RTL) dargestellt und durch eine Hardware -Beschreibungssprache wie Verilog oder VHDL beschrieben werden. Diese IP-Blöcke werden dann integriert und in Netlisten auf Gate- und Registerebene synthetisiert, die letztendlich auf Siliziumchips hergestellt werden. Natürlich ist die obige Beschreibung eine hohe Simplifikation des komplexen Prozesses. Einige der größten Unternehmen wie AMD, Intel (und seine neu ausgefeilte Off-ALTERA) und NVIDIA können mehrere Siliziumchips (dh Chiplets) in das gleiche Silizium-Substrat integrieren, was zu Mehrchip-Systemen führt. Und andere kleinere Unternehmen träumen davon, diese Fähigkeit zu haben. In Zukunft können sogar kleine Unternehmen ihre eigenen "benutzerdefinierten" Chiplets entwickeln, indem sie Chiplets in Form von harter IP kaufen, bestehende ASIC/ASSP/SOC -Design -Tools und -Technologien nutzen und diese Chiplets auf demselben Substrat zusammenstellen und in ein einzelnes Modul verpacken. Diese Vision wird allmählich Wirklichkeit. Laut dem 2025 Chiplet Summit entstehen Tools, Technologien und Ökosysteme mit Chiplets im Kern schnell. Als nächstes wenden wir unsere Aufmerksamkeit auf den Speicherraum. In der Vergangenheit war die Klassifizierung des Gedächtnisses relativ einfach. Im Bereich des Halbleitergedächtnisses (mit Ausnahme der frühen Mercury-Verzögerungslinie und der magnetischen Kerngedächtnis) gibt es hauptsächlich ROM (schreibgeschütztes Speicher) und RAM (Zufallszugriffsgedächtnis), erstere ist nicht flüchtig (dh anhaltendem Speicher), und der letztere ist volatil (dh temporärer Speicher). In RAM gibt es zwei Haupttypen: Dynamic RAM (DRAM) und statischer RAM (SRAM). Aus Sicht der Zellen pro Memory ist Dram weniger kostspielig, hat einen geringeren Fußabdruck und verbraucht weniger Leistung, aber mit langsamerer Geschwindigkeit. SRAM hingegen ist schneller, aber mit höheren Kosten einen größeren Fußabdruck und verbraucht mehr Strom. Wenn es um Massenspeicher geht, stützte sich früher stark auf Festplattenantriebe (HDDs). Während sich die Technologie entwickelt, wird die Klassifizierung des Gedächtnisses immer komplexer. Heute ist die Hierarchie des Gedächtnisses schwer zu fassen geworden. Hier ist ein vereinfachtes Diagramm der Speicherhierarchie:

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Ganz oben in der Speicherhierarchie (Quelle: Max Maxfield) sind Register in Prozessoren (z. B. CPU, GPU usw.) eingebettet und können normalerweise innerhalb eines einzelnen Taktzyklus zugegriffen werden. Als nächstes kommen die L1-, L2- und L3-Caches sowie jedes eingebettete SRAM (ESRAM) und Systeme auf Systemebene (SLCs), die typischerweise von SRAM implementiert werden. Register, Cache, Esram und SLC sind alle in den Chip integriert. Historisch gesehen befand sich der Hauptspeicher wie DDR -Geräte außerhalb des Chips und montierte auf einer gedruckten Leiterplatte (PCB). Seit ungefähr 2015 haben High-End-ASICs, Assps und SOCs Hochgeborenenspeicher (HBM) integriert, eine Art von Dram-gestapelten Chips, die über (TSV) über Thry-Silicon verbunden und über die entsprechende Schnittstelle mit dem Hauptchip angeschlossen sind. Während HBMs im Allgemeinen nicht als Chiplets betrachtet werden, fallen sie im Wesentlichen in diese Kategorie. In letzter Zeit erscheinen DDR -Chiplets ebenfalls (DDR ist eine andere Form von DRAM). Zusätzlich zu Dram und SRAM gibt es andere Speicherarten, jeweils ihre eigenen Vor- und Nachteile. Dazu gehören Flash -Speicher (NAND und NOR), MRAM (Magnetoresistive Random Access Memory), RERAM (Widerstands -Random -Zugriffsspeicher), FRAM (ferroelektrischer Zufallszugriffsspeicher) und PCM (Phasenänderungspeicher). MRAM zieht Aufmerksamkeit auf sich, weil es nicht flüchtig ist, weniger Strom verbraucht als DRAM und schneller. Obwohl MRAM viel weniger Strom verbraucht als SRAM, war es bis vor kurzem deutlich schneller als SRAM. Kürzlich hat Numem eine Speichertechnologie namens Nuram eingeführt, die auf einem Standard -MRAM -Prozess basiert, aber das einzigartige MRAM -Array -Architektur und das SmartMem -Subsystem bringen seine Leistung in der Nähe von SRAM. Laut Numem liefert Nuram einen überlegenen Stromverbrauch, die Leistung und die Zuverlässigkeit mit einem 2,5 -fachen kleineren Bereich und dem Leckstromverbrauch 85 bis 2, 000 -Fachen niedriger als das herkömmliche SRAM. In Kombination mit dem SmartMem-SOC-Subsystem ermöglicht NURAM die SRAM-ähnliche Leistung und unterstützt eine umfassende Anpassungsspeicherverwaltung sowie optionale Funktionen für Soc Memory Computing. Numem verkauft ihre MRAM- und SmartMem -Technologien zunächst als IP -Module für die Verwendung von ASIC-, ASSP- und SOC -Designern. Jetzt plant das Unternehmen, Nuram -Chips in Paketform zu starten und die Nuram -Technologie in Chiplet -Form weiter zu entwickeln. Aus diesem Grund besucht Numem am Chiplet Summit 2025 - sie möchten mit Ökosystempartnern zusammenarbeiten, um Referenzentwürfe für andere Anbieter bereitzustellen. Die Numem hat den Testchip erhalten und die folgenden zwei Diagramme basierend auf den Bewertungsergebnissen bereitgestellt:Bandbreitenvergleich von KI -Speichermodulen. Quelle: Numem

0010-13774 ASSY, Wafer Lift Cooldown/Paswu

Standby -Leistungsvergleich AI -Speichermodule (Quelle: Numem)

Basierend auf diesen Fortschritten kann die Speicherhierarchie weiter aktualisiert werden. Im Folgenden finden Sie ein schematisches Diagramm der neuesten Speicherhierarchie mit roten Kästchen, die Bereiche anzeigen, in denen die Numem -Technologie wahrscheinlich verwendet wird, und rote Sterne, die anhaltende Speicherfunktionen von Nuram implementiert werden.

Potenzielle Anwendungen von Hochleistungs-MRAM in Gedächtnishierarchien. Quelle: Max Maxfield

Da Numem Nuram -Chips in Paketen einleitet, muss das Speicherhierarchiediagramm möglicherweise weiter aktualisiert werden. Dies kann jedoch in Zukunft diskutiert werden.