TSV-basierte dreidimensionale integrierte Schaltkreise

Das Kernziel der 3D -Technologie integrierter Kreislauf ist es, die physische Grenze von 2D durch vertikal stapelende Chips durchzubrechen und gleichzeitig die umfassenden Anforderungen an hohe Dichte, hohe Leistung, hohe Zuverlässigkeit und kostengünstige . zu erfüllen. .

Um dies zu erreichen, muss sich der Prozess auf die Optimierung von Durch-Silizium über (TSV) -Technologie konzentrieren, einschließlich der Verwendung von TSV-Arrays mit winzigem Durchmesser, um den Chipbereich zu minimieren und die Datenübertragungsbandbreite zu erhöhen, wobei die Höhe von TSV-Höhe und parasitäre Kapazität reduziert wird, um die Bedürfnisse von Hochleistungen zu erfüllen, und das Heizvermögen. Die Heizkapital. Thermodynamische und elektrische Stabilität und gewährleisten die Kompatibilität des dreidimensionalen integrierten Prozess

Der typische Kupfer (Cu) -TSV-Herstellungsprozess deckt die Ablagerung der Ablagerung von Isolierschicht, die Abscheidung der Adhäsion und die Ablagerung der Diffusionsbarrierschicht, die gefüllte Kupfermaterialien ab und muss dann Silizium-Wafer-Ausdünnung, Hochvorbereitungs-Alignment und Bindungstechnologie kombinieren. Good Chip (KGD) -Screening und heterogene Stapelstrategien erfordern einen Prozess, der Leistung, Ertrag und Kosten für die Förderung der Entwicklung der 3D-Integrationstechnologie für groß angelegte Anwendungen . fördert. .

In diesem Artikel wird hauptsächlich das relevante Wissen über TSV-basierte 3D-integrierte Schaltkreise vorgestellt, die wie folgt beschrieben werden:

TSV -Fertigungssequenzklassifizierung und Prozesseigenschaften

Dreidimensionale integrierte Schaltungsstapelmethode

Dreidimensionale integrierte Schaltungsbindung

TSV -Fertigungssequenzklassifizierung und Prozesseigenschaften

Nach der Position von TSV (Through-Silicon über) im integrierten Schaltungsverfahren kann seine Fertigungssequenz in drei Kategorien unterteilt werden: über die erste und über die folgende . sind die folgenden Kernunterschiede und wichtigen technischen Punkte der drei Arten von Prozessen:

1. über zuerst

Prozesssequenz: TSV wird vor dem CMOS-Front-End-Verfahren (FEOL) hergestellt, dh TSV-Ätzung, Abscheidung der Isolationsschicht und leitfähige Materialfüllung (wie Polysilicon oder Wolfram) werden auf einem leeren Siliziumwafer abgeschlossen, und dann werden Transistoren und Interconnect-Schichten .}}}}}}}}}} abgeschlossen}}}}}}}}

Kernmerkmale: Materialauswahl: Sie muss hohen Temperaturen über 1000 Grad (z.

Verbindung: Der TSV ist mit der ersten Metallschicht (M1) über einen Wolfroder verbunden, und die benachbarte TSV -Schicht kann nicht direkt gebunden werden, daher muss es durch eine planare Verbindungsschicht .}} übergeführt werden.

Vorteile: Vereinfachter Prozess (keine Diffusionsbarriere/Saatgutschicht), gute thermische Matching (Polysilicon CTE liegt nahe am Silizium), Unterstützung für TSV mit hohem Seitenverhältnis (über 20: 1) .

Einschränkungen: Hoher Widerstand (Polysilicium/Wolframwiderstand ist viel höher als Kupfer), großer TSV -Durchmesser (1 ~ 5 μm), begrenzte Flexibilität .

2. über MitteVerfahren

Prozesssequenz: TSV wird hergestellt, nachdem das CMOS-Front-End-Prozess (FEOL) abgeschlossen ist und der Back-End-Verfahren (BEOL) abgeschlossen ist, dh der TSV wird eingefügt, nachdem der Transistor hergestellt wurde und der TSV vor dem Multi-Schayer-Interconnect . eingefügt wird

Schlüsselmerkmale:

Materialauswahl: Kupfer (Cu) -Füllung wird bevorzugt, mit ausgezeichneten elektrischen Eigenschaften (niedriger Widerstand, niedriger parasitärer Kapazität), aber eine komplexe Diffusionsbarriereschicht ist erforderlich, um eine Kupferkontamination zu verhindern. .}}}}}}}}}}}

Verbindung: Der TSV ist direkt mit der M1 -Schicht verbunden, die eine hohe Flexibilität bietet, jedoch einen optimierten CMP -Prozess erfordert (hohe Selektivität, um Kupfer zu entfernen, ohne den Wolframstopfen zu beschädigen) .

Vorteile: kompatibel mit Standard-CMOS-Prozess, TSV-Seitenverhältnis ist einheitlich, unterstützt hochschichtige Metallverbindungen (wie Mn) und ist für Hochleistungsanforderungen geeignet . geeignet

Einschränkungen: Der Kupferkoeffizient der thermischen Expansion (CTE) von Kupfer unterscheidet sich stark von dem von Silizium, was leicht zu thermischen Spannungen verursacht werden kann.

3. über letztesVerfahren

Prozesssequenz: TSV wird nach Abschluss des CMOS-Postprozesses (BEOL) hergestellt, der in zwei Unterkategorien unterteilt ist: Vorbindung und Nachbindung:

Bindung der vorderen und hinteren Vias: Nach Abschluss der Beol ist der TSV hergestellt und dann ist der Chip gebunden und downGauged .

Nach der Bindung über Vias: Dünne Wafer werden gebunden, bevor TSVs hergestellt werden, und die Zwischenschichtverbindungen werden durch Elektroplatten oder heiße Presseverbindung erreicht. .

Schlüsselmerkmale:

Materialauswahl: Kupfer ist das Mainstream-Füllstoffmaterial, das die TSV-Direktverbindung (z.

Verbindung: TSVs können direkt über Ebenen verbunden werden (e . g ., Mn bis mn), müssen jedoch die ätzenden Herausforderungen des dielektrischen Schichts lösen (e {.} ., laterales Verbreiterung von Low-K-Materialien {{{5} {{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{{.

Vorteile: TSV ist flexibel, unterstützt die heterogene Chip-Stapelung und ist für die Integration mit hoher Dichte geeignet ..

Einschränkungen: Der Ätzprozess ist komplex (muss mehrere Schichten von Dielektrikum/Silizium durchdringen), und der CMP muss mit der endgültigen Metallschicht kompatibel sein, die teuer ist .

4. Prozessvergleichs- und Auswahlbasis

Leistungspriorität: Medium Through-Loch (Kupfer-TSV) ist für Hochgeschwindigkeits- und Low-Power-Szenarien geeignet. Zunächst ist über via (Polysilicon/Wolfram) für Hochtemperaturprozesskompatibilität geeignet .

Kostenempfindlich: Der Durchschnittsprozess kann von Waferherstellern vorgefertigt werden, um die Verpackungskosten zu senken.

Entwurfsflexibilität: Die Mid-VIA unterstützt Hochhausverbindungen, und die hintere VIAS ermöglichen die direkte Bindung über die Schichten, während die erste VIAS auf eine feste Position beschränkt ist .

Reliability: The thermal stress of the first through hole is low, the copper diffusion problem needs to be solved in the middle through hole, and the second through hole needs to optimize the etching damage of the dielectric layer. The three types of processes have their own advantages and disadvantages, and they need to be comprehensively selected according to product requirements.

Dreidimensionale integrierte Schaltungsbindung

In 3D-integrierten Schaltungen wirkt sich die Stapelmethode der Chip-to-Chip-Bindung direkt auf die Verbindungsdichte, die Leistung der Wärmedissipation und die Prozesskomplexität aus und ist hauptsächlich in zwei Modi unterteilt: Front-nach-Front (F2F) und Front-to-Back (F2B) .}}}}}

1. von vorne nach Face (F2F) Stapelung

Strukturelle Merkmale: Der obere Chip wird mit der Vorderseite des unteren Chips direkt gebunden, und die Geräteschicht befindet sich gegenüber {..

Verbindungen mit hoher Dichte: Zusätzlich zu TSVs können die oberen und unteren Chips direkt durch Metallbeulen gebunden werden, sodass die Anzahl der Verbindungen die TSV-Grenzen überschreitet, die Prozesse vereinfacht und die Zuverlässigkeit verbessert .

Prozessflexibilität: Der obere Würfel kann vor dem Downgauging gebunden werden, ohne dass eine sekundäre Disc -Unterstützung . erforderlich ist

Hauptbeschränkungen:

Wärme Herausforderungen: Das Gerät hat nach der Integration einen kleinen Schichtabstand und eine hohe Wärmedichte, so

Begrenzte mehrschichtige Expansion: Wenn der Stapel zwei Schichten überschreitet, muss der obere Chip in den F2B-Modus umgewandelt werden, und die Metallbump-Verbindung kann nicht kontinuierlich verwendet werden .

2. von vorne zu Back (F2B) Stapelung

Strukturelle Merkmale: Der obere Chip wird nach oben gehalten, und der untere Chip wird durch den Rücken gebunden, und die Geräteschichten sind nacheinander {. angeordnet.

Kernvorteile: Wärmeabflussoptimierung: Das Silizium -Substrat befindet sich zwischen zwei Geräteschichten, um die Wärmeabteilung zu verbessern. .

Mehrschichtkompatibilität: Der Prozessfluss kann wiederholt erweitert werden und ist natürlich zum Stapeln von Chips mit drei oder mehr Ebenen . geeignet.

Hauptbeschränkungen: Prozesskomplexität: Der obere Chip muss im Voraus dünner gemacht werden, und die Scheibe muss unterstützt werden, um Biegen und Verformung zu verhindern. Die Interkonnektivität basiert auf TSV: Die Interlayer-Verbindung wird vollständig durch die Anzahl der TSVs bestimmt, und es ist schwierig, die Verbindung Dichte auf Bump-Ebene von F2F zu erreichen.

3. Stacking -Methodenauswahlbasis

Zweischichtiger Stacking-First F2F: Maximieren Sie die Verwendung von Metallbump-Verbindungen, reduzieren Sie die Kosten und rationalieren Sie die Prozesse .

Obligatorische F2B für drei Ebenen und höher: Sicherheitsgrades Skalierbarkeit sichergestellt, kann jedoch mit Hybridmodi (e . g ., f2f für die ersten und letzten Ebenen, F2B für die mittlere Schicht) . kombiniert werden.

Funktionsbedarfsgesteuert: Spezifische Anwendungen (E . G ., Sensoren, optoelektronische Integration) kann eine feste Ausrichtung erfordern, und die Stapelmethode muss gemäß dem funktionalen Design . ausgewählt werden

F2F zeichnet sich bei der Verbindungsdichte und der Verfahrenseinfachheit aus, wodurch es für zweischichtige Stapelung geeignet ist. F2B dominiert komplexe Integrationen durch thermische Optimierung und Mehrschichtkompatibilität, die flexibel kombiniert werden können, um die Leistung und die Kosten . auszugleichen. .

Dreidimensionale integrierte Schaltungsbindung

In der Herstellung von 3D-integrierten Schaltungen wirkt sich die Auswahl der Bindungsmethode direkt auf die Ertrags-, Kosten- und Prozesswirkungsgrad aus, die hauptsächlich in drei Modi unterteilt sind: Chip-to-Chip (D2D), Chip-to-Wafer (D2W) und Wafer-to-Wafer (W2W) .}

Chip-to-Chip-Bindung (D2D)

Kernfunktionen: Ein einzelner Chip ist direkt an einen einzelnen Chip . gebunden

Vorteil:

Ertragsoptimierung: Fehlgeschlagene Chips können vor der Bindung abgelehnt werden, um zu vermeiden, dass niedrige Ertragschips die Gesamtrendite . beeinflussen

Hohe Flexibilität: Passen Sie sich an das Stapel von Chips unterschiedlicher Größen an, um die Verschwendung von kleinen Chips zu verringern. .

Einschränkungen:

Niedrige Effizienz: zeitaufwändige Chip-für-Chip-Bindung, begrenzte Ausrichtungsgenauigkeit (normalerweise 5 ~ 10 μm) . Kostenempfindlich: Geeignet für kleine Stapel oder hochwertige Chips, großräumige Produktionseffizienz ist unzureichend .

Chip-to-Wafer-Bindung (D2W)

Kernfunktionen: Ein einzelner Chip ist an einen vollständigen Wafer . gebunden

Vorteil:

Verbesserte Effizienz: Chips sind wiederholt gebunden, nachdem der Wafer behoben wurde, und verkürzt die Ladezeit .

Ertragskontrolle: Sowohl Wafer als auch Chips können vorab getestet werden, wobei die Ausfallbereiche überspringen, um die Kosten zu senken .

Einschränkungen:

Thermalspannungsrisiko: Chips und gebundene Chips müssen sich mehreren Hochtemperaturprozessen unterziehen, was die Zuverlässigkeit . in Frage stellt

Komplexer Prozess: Präzise Kontrolle des Wärmeausdehnungskoeffizienten (CTE) zwischen dem Chip und dem Wafer ist erforderlich. .

3. Wafer-to-Wafer (W2W) -Bindung

Kernfunktionen: einmalige Bindung vollständiger Wafer und vollständige Wafer . Vorteile:

Höchste Effizienz: Vollständige Wafer -Bindung in einer einzigen Ausrichtung, geeignet für die Massenproduktion .

Weniger thermischer Prozess: Es ist nur ein Hochtemperaturprozess erforderlich, und das Risiko einer thermischen Belastung ist niedrig .

Einschränkungen:

Renditerisiko: Das Versäumnis, fehlgeschlagene Chips vor dem Aufliegen zu bringen

Größengrenze: Die Größe der oberen und unteren Discs muss streng übereinstimmen, ansonsten wird der Bereich verschwendet .

4. Bindungsmethode Auswahlstrategie

D2D-Anwendungsszenarien: Die Ausbeute an gestapelten Chips schwankt stark, die Größenunterschiede sind signifikant oder eine angepasste Produktion mit niedrigem Volumen ist erforderlich. .

D2W ausgewogene Auswahl: Ausgewogene Effizienz und Ertragskontrolle, geeignet für die mittelgroße Produktion und Szenarien mit strengen Anforderungen an das thermische Management .

W2W -Effizienzpriorität: Nur verwendet, wenn die Wafergröße übereinstimmt und die Ausbeute sehr hoch ist (e . g {., größer als 99%, häufig in homogenen Chip -Stapeln (E .., Memory Cubes) {6}

Die Wahl der Bonding-Methode sollte auf Kosten, Ausbeute, thermischer Stabilität und dimensionaler Kompatibilität basieren. In kleinen Chips oder Szenarien mit hoher Ausbeute kann W2W die Kosten erheblich senken. In komplexen heterogenen Integrations- oder ausbeutesensitiven Szenarien ist die Flexibilität von D2D oder D2W noch wichtiger.