Der grundlegende Herstellungsprozess von CMOS -integrierten Schaltungen

 Die CMOS-Technologie (Komplementary Metal-Oxid-Semiconductor) hat sich zu einer Mainstream-Prozesstechnologie für die Herstellung von Halbleiter entwickelt, seit sie 1963 von Wanlass und SAH vorgeschlagen wurde. Mit der kontinuierlichen Entwicklung und Verbesserung der Schlüsseltechnologien wie dem lokalen Oxidationsprozess des Silizium-Implantationstechnologies. Der Contonual-Soures-Law-Technologien. Verbesserung der Integration.

Der grundlegende Herstellungsprozess von CMOS -integrierten Schaltungen

Front Ende

Im Prozess von {{0}}. 18 μm und darunter bildet der Front-End-Prozess des CMOS-integrierten Schaltkreises hauptsächlich den Quellbereich des Geräts. Isolierungsmethode: 0. 18 μm oder mehr: isoliert durch lokale Oxidation (Lokos). 0,18 μm und darunter: Die Isolierung von Sachgraben (STI) wird verwendet, um die parasitäre Kapazität des isolierten Bereichs zu verringern und die Schaltungsleistung zu verbessern.

Trap -Bildung: Im Prozess {0. 18 μm verwendet der Brunnen die retrograde Well -Technologie, um die Geräteleistung zu optimieren.

Zurück Ende

Der Back-End-Prozess vervollständigt die Metallverbindung des Geräts.

Verbindungsmaterial:

Mehr als {{0}}. 18 μm: Verwenden Sie hauptsächlich Metallaluminium als Interconnect -Material. 0,18 μm und darunter: Obwohl Aluminium noch für Verbindungen verwendet werden kann, wird Kupfer hauptsächlich als Verbindungsmaterial verwendet, um den Widerstand zu reduzieren und die Schaltungsleistung zu verbessern. Verbindungsverfahren: einschließlich der Bildung mehrerer Schichten von Metallkabel und VIAS sowie Metall-Silicon-Kontakt.

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Vereinfachte Schritte für 0. 18 μM CMOS -Prozess

1. Substratvorbereitung: Wählen Sie das entsprechende Silikonsubstrat zur Reinigung und Vorbehandlung aus.

2. Oxidwachstum: Eine dünne Oxidschicht wird auf dem Substrat gezüchtet, um als Maskierungsschicht für nachfolgende Prozesse zu wirken.

3. Lithographie und Ätzen: Muster werden unter Verwendung der Photolithographie gebildet und durch den Ätzprozess auf Substrate übertragen.

4.ION-Implantation: Gemäß den Anforderungen des Geräts werden verschiedene Arten von Ionenimplantation durchgeführt, um Bereiche und Fallen zu formen.

5.Anenealing: Die injizierten Ionen werden geglüht, um Gitterschäden wiederherzustellen und Verunreinigungsatome zu aktivieren.

6. STI -Isolierung: Flache Rillen sind in der zu isolierten Fläche geätzt und mit Materialien wie Siliziumoxid gefüllt, um eine Isolationszone zu bilden.

7. Metal Interconnect: Es werden mehrere Schichten von Metallkabel und Vias gebildet, um die Metallverbindung des Geräts zu vervollständigen.

8. Passivierung und Kapselung: Auf der Oberfläche des Geräts wird eine Passivierungsschicht gebildet und eingekapselt, um das Gerät zu schützen und die Zuverlässigkeit zu verbessern.

0. 18 μm CMOS Frontend -Prozess

Bildung von aktiven Zonen

Ablagerung der Lineroxidschicht und Siliziumnitridschicht: Auf einem P-Typ-Silizium-Substrat oder einer p-Typ-Epitaxialschicht wird eine Schicht aus Siliziumdioxid (Sio₂) zuerst durch thermische Oxidation als Liner-Oxid-Schicht, um die Stress zwischen den nachfolgenden Silicnitrikten (SI₃N₄-Schicht) und der Silikon-Nitridation und der Siment-Substrat-Nitridation und der Silikon-Nitridation und der Silikon-Nitridation und der Silikon-Nitridation und der Silikonnitridation zu ermitteln. Als nächstes wird eine Schicht Siliziumnitrid als harte Maskenschicht für nachfolgende Ätzschritte abgelagert.

Lithographie & Ätzung: Exposition und Entwicklung werden unter Verwendung von 1 Lithographieplatte durchgeführt, um den Photoresist aus isolierten Bereichen des Geräts zu entfernen. Anschließend werden Siliziumnitrid, Lineroxid und ein Teil des Siliziums, die nicht vom Photoresist bedeckt sind, durch nasse oder trockene Ätzen entfernt und bilden eine vorläufige Struktur der flachen Rillenisolierung (STI).

Wärmewachstum und Planarisation von Siliciumdioxid: Nachdem der Photoresist entfernt wurde, wird eine Siliciumdioxidschicht am Boden- und Seitenwände der flachen Rille durch thermische Oxidation gezüchtet, die als Roundgoxid bezeichnet wird und zur Glättung der scharfen Ecken des Bodens der flachen Rille verwendet wird, um die Reduzierung der Bruchspannung und die Anträge zu reduzieren. Als nächstes wird eine Siliciumdioxidschicht abgelagert und unter Verwendung von Low-Pressure-Dampfablagerung (LPCVD) abgedichtet. Schließlich wird ein Planarisationsprozess durch chemisches mechanisches Polieren (CMP) durchgeführt, um den reibungslosen Fortschritt des nachfolgenden Prozesses zu gewährleisten.

Entfernung von Siliziumnitrid und Wachstum der endgültigen Oxidschicht: Nachdem die Siliziumnitridschicht und ein Teil der Kieselsäureschicht entfernt wurden, wird eine Schicht aus Siliziumdioxid bei 900 Grad als Barriereschicht für die nachfolgende Ionimplantation gezüchtet.

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Bildung von N-Traps und P-Traps

Bildung von N-Traps: Exposition und Entwicklung unter Verwendung von 2 Lithographieplatten, um den Photoresist im N-Trap-Bereich zu entfernen. Anschließend wird ein hochdosiertes hochdosiertes Phosphor (P) -Ion injiziert, um eine N-Falle zu bilden. Arsen (AS) wird dann in eine niedrigere Energie injiziert, um die Durchdringung zwischen PMOS -Quellen und Abflüssen zu verhindern. Schließlich wird eine energiearme Injektion von As verwendet, um die Einschaltspannung der PMOS zu regulieren. Diese Verteilung von Energie und Dosis von hoch nach niedrig erzeugt das sogenannte retrograde Well. Bildung von P-Traps: Nach dem Entfernen des Photoresists wird die Lithographie der P-Traps unter Verwendung von 3 Lithographieplatten durchgeführt. Anschließend wird ein hochenergetischer, hochdosiertes Bor (B) -Ion injiziert, um eine P-Falle zu bilden. Als nächstes wird B mit einer niedrigeren Energie injiziert, um die Durchdringung zwischen NMOS -Quellen und Abflüssen zu verhindern. Schließlich wird eine energiearme Injektion B verwendet, um die Einschaltspannung der NMOs zu regulieren.

Gate -Bildung

Gateoxidwachstum und Polysiliziumablagerung: Nach der Bildung von N-Trap und P-Trap wird die Oxidschicht entfernt und der Wafer gereinigt. Anschließend wird die Thermalwachstumstoroxidschicht bei 800 Grad gehalten. Als nächstes wird eine Schicht Polysilicium als Gate -Material abgelagert.

Gate -Lithographie und Korrosion: Die Gate -Lithographie wird unter Verwendung einer Lithographieplatte {4- durchgeführt, und unerwünschtes Polysilicium wird entfernt, indem ein Gate und eine polykristalline Zusammenhänge des Geräts gebildet werden.

Bildung von leichten Doping -Quellenabfluss (LDD).

Bildung von NMOSLDD: Nach der Bildung von Gate wird polykristallines Oxidation durchgeführt und eine Siliciumdioxidschicht auf der Gate Polykristallin gewachsen. Die Lithographie von NMOSLDD wurde unter Verwendung einer Lithographieplatte {5- durchgeführt, gefolgt von der Implantation von Niedrigenergie als Ionen, um eine leicht dotierte Quell-Drain-Region (NLDD) von NMOs zu bilden.

Bildung von PMOSLDD: Nachdem der Photoresist entfernt wurde, wird die Photolithographie von PMOSLDD unter Verwendung von 6 Lithographieplatten durchgeführt. Als nächstes werden energiereiche B-Ionen injiziert, dass sie eine leicht dotierte Quellenregion (PLDD) von PMOS bilden. Da B schneller als AS diffundiert, ist die Injektionsenergie von PLDD niedriger als die von NLDD.

Die Produktion von Abstandshalter

Ablagerung und Korrosion: Eine TEOS -Schicht (Tetraethoxysilan) wird auf der Scheibe als Vorläufer des Abstandshalters abgelagert. Darauf folgt eine isotrope trockene Korrosion, die die Teos an der Seitenwand des Gate-Polysiliciums beibehält, um einen Abstandshalter zu bilden. Die Rolle des Abstandshalters besteht darin, die nachfolgende Injektion von Quelldrain zu blockieren und die Selbstausrichtung des Prozesses zu erreichen.

Bildung von NMOs und PMOS -Quellenabflüssen

Injektion von NMOS -Quellenabfluss: Nach der Herstellung des Abstandshalters wird eine dünne Oxidschicht als Injektionsbarriere thermisch angebaut. Eine 7- -Lithographieplatte wurde für die Lithographie des NMOS-Quellablaufs verwendet, gefolgt von der Implantation von Hochenergie als Ionen zur Bildung des Quellabflussbereichs der NMOs.

Injektion von PMOS -Quellenabfluss: Nach dem Entfernen des Photoresists wird die Lithographie des PMOS -Quellenablaufs unter Verwendung einer 8- lithografischen Platte durchgeführt. Als nächstes wird das BF₂-Ion injiziert (BF₂ ist eine Verbindung von B, die zur Erhöhung der Dopingkonzentration von PMOS-Quellen-Drain verwendet wird), um die Quelldrainregion von PMOS zu bilden. Aufgrund der großen Masse von BF₂ -Ionen ist die Injektionsenergie relativ niedrig.

Bisher wurden die Hauptschritte des {0. 18 μM CMOS-Front-End-Prozess abgeschlossen, einschließlich der Bildung des aktiven Bereichs, der Herstellung von N- und P-Brunnen, der Bildung von Gates, der Bildung von leichten Doping-Quellen und Abfluss, der Herstellung von Spacer und der Formation von NMO- und PMOS-Quellenanlagen. Zusammen bilden diese Schritte die Grundstruktur eines CMOS-integrierten Schaltkreises und bilden die Grundlage für nachfolgende Back-End-Prozesse (Metallverbindungen usw.).

0. 18 μmcmos Back End Aluminium Interconnect -Prozess

Im Back-End-Aluminium-Verbindungsverfahren ist die Hauptfabrik der Metallverbindung, und die folgenden Aussagen sind die detaillierten Schritte von 6- Layer-Aluminiumverbindung:

Kontaktaufnahme

Medienablagerung und Planarisation: Erstens wird eine TEOS -Schicht (Tetraethoxysilan) als Basismedienschicht abgelagert, gefolgt von der Ablagerung von TEOs (BPSG) mit B und P, um die Fluidität und Schrittabdeckung des Mediums zu verbessern. Schließlich wird ein Planarisationsprozess durch CMP (chemisches mechanisches Polieren) durchgeführt, um die Oberfläche der Scheibe flacher zu machen.

Kontaktloch -Lithographie & Korrosion: Kontaktlöcher sind Lithographie unter Verwendung einer bestimmten Lithographieplatte, und dann wird trockene Ätzen durchgeführt, um die dielektrische Schicht zu entfernen, die vom Photoresist nicht bedeckt ist, um die Kontaktlöcher zu bilden.

Kontaktlochfüllung: Ti (Titan), Zinn (Titannitrid) und W (Wolfram) werden abgelagert, wobei Ti und Zinn als Adhäsion und Barriereschichten verwendet werden und W als Füllmaterial verwendet wird. Der Überschuss W auf der Oberfläche wird durch den CMP von W entfernt, und nur das W -Innere des Kontaktlochs wird beibehalten, wodurch die endgültige Kontaktlochstruktur bildet.

Die Herstellung der ersten Metallschicht

Metallablagerung: Nach der Herstellung des Kontaktlochs werden Ti, Alcu (Aluminium-Koper-Legierung) und Zinn abgelagert, wobei ALCU als Hauptleitmaterial und Ti und Zinn als Adhäsionsschicht bzw. Barriereschicht sind.

Erste Schicht Metalllithographie & Ätzung: Die Lithographie wird unter Verwendung einer Lithographieplatte der ersten Metallschicht durchgeführt, und dann wird die Metallschicht, die nicht vom Photoresist bedeckt ist, durch Ätzen entfernt, um eine miteinander verbundene Struktur der ersten Metallschicht zu bilden.

Herstellung von Durchlöchern und nachfolgenden Metallschichten

Durchleitungsvorgang: Durchlöcher werden in einem ähnlichen Prozess wie Kontaktlöcher durchgeführt und werden verwendet, um Schaltungen zwischen verschiedenen Metallschichten zu verbinden. Metallschichtprozess: Beginnend mit der zweiten Metallschicht umfasst die Produktion jeder Metallschicht Metallablagerungen, Photolithographie, Radierung und anderen Schritten. Mit zunehmender Anzahl der Metallschichten nimmt die Dicke der Metallschicht entsprechend zu, um höhere Ströme zu widerstehen und eine bessere Wärmeableitung zu ermöglichen. Finale Metallschicht und Abschnitt: Nachdem alle Metallschichten hergestellt wurden, wird das Gerät geschnitten und die Scheibe in einzelnen Chips geschnitten.

Passivierung und die Herstellung von Pads

Ablagerung der Passivierungsschicht: Nach Abschluss der oberen Metallschicht werden Sio₂ und Si₃n₄ als Passivierungsschichten abgelagert, um den Chip vor Schäden vor der externen Umgebung zu schützen.

Pad -Lithographie und Korrosion: Die Lithographie des Pads wird unter Verwendung einer bestimmten Lithographieplatte durchgeführt, und dann wird die Passivierungsschicht auf dem geführten Pad entfernt, indem Sie den Bleikissenbereich bilden.

0. 18 μmcmos Back End Copper Interconnect -Prozess

Der Hauptunterschied zwischen dem Kupferverbindungsprozess und dem Aluminium-Interconnect-Prozess ist die Verwendung von Kupfer als Metall-Verbindungsmaterial und die Verwendung eines Dielektrikums mit niedrigem K-Dielektrikum als Isolierungsmaterial zwischen den Metallschichten. Im Folgenden finden Sie die detaillierten Schritte des Kupferverbindungsverfahrens:

Vor-Metallmedienablagerung

Medienablagerung und Planarisation: Erstens wird undotierte Totos als Basismedienschicht, gefolgt von BPSG-Ablagerung und Hochtemperaturverdichtung und Planarisation. Eine weitere Schicht aus ungesetzten TEOs wird dann als endgültige dielektrische vor Metallschicht abgelagert.

Herstellung von Kontaktlöchern

Kontaktloch -Lithographie & Korrosion: Ähnlich wie beim Aluminiumverbindungsverfahren werden Kontaktlöcher unter Verwendung einer bestimmten Lithographieplatte lithografiert, und dann wird die dielektrische Schicht, die nicht vom Photoresist bedeckt ist, durch Korrosion entfernt.

Kontaktlochfüllung: Eine dünne Schicht Ti und Zinn wird als Adhäsion und Barriereschicht durch CVD -Methode (chemische Dampfabscheidung) abgelagert, gefolgt von der Ablagerung von W zum Füllen. Der Überschuss W auf der Oberfläche wird vom CMP von W entfernt und die endgültige Kontaktporenstruktur gebildet.

Herstellung von Metallschicht 1

Dielektrische Abscheidung mit niedriger K-K-Dielektrikum mit niedrigem K-Dielektrikum zur Reduzierung der parasitären Kapazität. Metallschicht -Lithographie und Ätzen: SiO₂ wird als Endschicht der Ätzung abgelagert, und dann werden Metall -1 -Lithographie und Ätzen durchgeführt, um ein Metall 1- gefüllter Rille zu bilden.

Kupferfüllung & CMP: TA wird als infiltrierende Kupferschicht abgelagert, und dann werden die Kupferfüllungsnuten unter Verwendung der CVD -Methode abgelagert. Überschüssiges Kupfer auf der Oberfläche wird von CMP entfernt, um eine miteinander verbundene Struktur von Metall 1 zu bilden.

Herstellung von Metallschicht 2

Ätzbarriere und niedrige K -Medienablagerung: Die Sünde wird als Ätz -Barrierebereich abgelagert, und dann werden die niedrigen K -Medien und Sio₂ als Ätzschicht und Füllschicht beschichtet. Lithographie und Ätzen von Durchlöchern und Metallschichten: Lithographie und Ätzen von Durchlöchern 1 werden zu einer Durchlochstruktur durchgeführt. Darauf folgt die Photolithographie und das Ätzen von Metall 2, um ein Muster von Metall 2 zu bilden.

Kupferfüllung & CMP: Die TA-infiltrierte Schicht wird mit PVD abgelagert, gefolgt von der Nut mit CVD-abgelagerter Kupfer. Überschüssiges Kupfer auf der Oberfläche wird von CMP entfernt, um eine miteinander verbundene Struktur von Metall 2 zu bilden.

Herstellung von mehrschichtigen Metallverbindungen und Pads

Nachfolgende Metallschichtherstellung: Der Herstellungsprozess von Metall 3 und seine obere Schicht ähnelt der von Metall 2, einschließlich der Ablagerung von Ätz-Barrierebereichen, Low-K-Medien, SiO₂, Lithographie, Ätzen, Kupferfüllung und CMP.

Passivierungs- und Pad -Herstellung: Nach Abschluss der Top -Metallschicht werden Si₃n₄ und SiO₂ durch PecVD -Methode als Passivierungsschutzschicht des Geräts abgelagert, und dann ist das Pad die Photolithographie und die Korrosionsbehandlung werden so durchgeführt, dass sie den Bleikissenbereich bildet.

In den obigen Schritten wurde der gesamte Herstellungsprozess des {0. 18 μM CMOS-Back-End-Kupferverbindungsverfahren abgeschlossen.